cache设计的问题，求求你们了，一点都不会。给出下列 cache存储器的规范：四路组关联，行的大小为两个16位字，总共能容纳主存储区的4K个32位字，使用可发出24位地址的16位处理器，采用所有上述相关信息设计的cache结构，并说明它如何解释处理器的地址。