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kudo1017
富有美誉
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之前我在吧里免费回答了6年问题,帮助过的吧友们现在很多都毕业了吧!还有很多后来成了我的同行,真是令人感叹啊!
之前我一直是在吧里留下自己的博客网站让大家去那里提问的,但是最近这一年博客老是被阿里云无故关停,造成了很多麻烦,所以特地在这里重开一贴,如果大家以后有问题问我可以直接微信搜索我的公众号“IF推理同好会",在公众号里给我留言,或者直接加我微信好友kudo1017,备注“verilog吧”即可。由于时间有限,我只回答疑问,不帮做作业,谢谢。
kudo1017
富有美誉
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居然没有人来,好桑心
kudo1017
富有美誉
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没有人吗
kudo1017
富有美誉
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还是没有人诶
多帅哦
默默无闻
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我实验,俺想要一个7位二进制转换成8421bcd并行输入输出的模块,楼主可以吗,明天要收实验了
魔法少女
贝拉
默默无闻
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楼主大大结构化描述输出等于输入怎么表示啊
忆曲未终人尽散
崭露头角
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楼主 synopsis SAED 90Nm library 怎么找啊
陈
小有名气
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为啥我的clk一直是高位,值为z啊
陈
小有名气
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怎么实现双脉冲输出啊,比如脉冲对之间
有盖无鯮
默默无闻
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这个是啥情况啊 我定义了啊
kudo1017
富有美誉
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没人了?
冥帝丿噬月
崭露头角
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想在时序逻辑中使用锁存器,代码该怎么写?
waybr
锋芒毕露
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楼主好,请问一下由于信号的抖动造成计数器多次计数(理想状态下波形是一个方波)要怎么使用verilog消除影响呢,我之前尝试使用多个D触发器连接,但是并没有什么效果
riptidesgss
默默无闻
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请问,a=b输出a,a≠b输出b。用逻辑门表示怎么表示?
月下時勇
默默无闻
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楼主,这段代码是什么意思,能解释一下么?
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